已经没有动笔来写一篇帖子的习惯了，所以很赞赏楼主乐于分享的做法，于是写一些东西和大家交流一下：
1，CL为4并不会比CL为5快上20%。首先，tCL这个参数只针对数据读取；其次，一个内存存取操作并不仅仅包括CAS Latency这个时间，从预充电（precharge），到行地址的选中，之后是tCL，然后还有数据的brust time（由brust length决定），所有这些指令构成了一个完整的读操作，而tCL只是其中的一部分时间，如果指令控制得比较合理，能将列选之前的指令都前一个读写操作的过程中完成，一个读操作所花费的时间也至少还包含tCL和数据的brust time。简而言之，CL的影响并不是我们想象中那么大。
2，我所知道的CMD rate为2T是指内存的所有命令和地址信号在发送时都至少持续2个时间周期的时间，目的是给负载最重的命令和地址信号更多的时序裕量。简单的解释一下，对于一个有两条内存插槽的通道，普通情况会有4个CS（Chip Select）片选信号，4个CKE，4个ODT，和CAS，RAS，WE，BA[2:0]，A[14:0]这些地址、命令信号，以及数据和时钟信号和这些内存插槽相连。它们的连接方式如下：4个CS（Chip Select）片选信号，4个CKE和4个ODT依次分别连接到第一个内存条的正面颗粒，第一个内存条的背面颗粒，第二个内存条的正面颗粒，第二个内存条的背面颗粒；而地址和命令信号连接所有内存条的所有可以；（数据和时钟信号的连接方式和我们这个讨论无关。）这样，如果插入了两条常见的双面内存条，那么地址和命令信号的负载将达到32个颗粒，远大于CS，CKE和ODT这些控制信号的8个颗粒。在现有的条件下，要满足这么多个负载的信号运行在较高的频率下（例如DDR2-667的1T模式）是不可行的，所以业界采用了2T CMD Rate这么一个解决方案，使地址和命令信号的频率生生下降了一半，来满足这些信号的建立时间和保持时间。简单的经验是，在一些常见的内存控制器中（例如PC主板的北桥），满足1条双面内存条运行在DDR2-667以下的1T模式的可以达到的，但更高的频率或更多的负载，1T就不可能了；而对于1条普通的单面内存条，任何频率下，如果2T可以运行，那么1T也理应可以运行。
